求教大神们，FPGA 串并转换 ISERDES的问题
你理解错了。
ddr的数据就用普通iddr，oddr即可。ddr是一个串出来2个并
iserdes是串出来多个并的。
iserdes可以用做iddr
您意思是就用IDDR来接受ADC的串行数据，不用ISERDES了?
额，没明白大哥说的啥意思?是不用ISERDES，只用普通的IDDR就行吗?
如果我没有理解错的话，应该用iddr即可
那采集数据的位时钟咋办，是先进BUFIO还是直接进BUFR?BUFIO的输出时钟只能用在IO列，IO列没有足够的寄存器缓存串并转换的数据，我只能用性能不够好的BUFR的输出作为IDDR的时钟吗?
你可以先接两个IDDR，变成两路的SDR数据，然后再经过两个SDR类型的ISERDES（1:6），不就能输出12位了吗?
哎呀 您说的很对，我很受启发~，我以前从没想到过这样做。，但是还有一个问题想请教您，就是随路的高速数据时钟该怎么接入FPGA呢 是使用BUFIO，还是使用BUFR?看文档说BUFIO输出的时钟可以很高，但作用域只能是IO的寄存器，资源太少额，不够完成数据的串并转换，BUFR输出的时钟最高只能250M（对于我现在用的），而ADC输出的数据时钟现在有280M。请问您这时钟该咋处理呢?
还有一个疑惑，用了IDDR还能用ISERDES吗?我一直认为ISERDES就是IDDR，IDELAY，还有一些逻辑资源被组合起来的，求您解惑拜谢！
你好，大神！我想请教你一些FPGA的问题，能加你QQ吗?我的314919866
关于第一个问题，我也不是特别清楚……不知道你说的280M是数据波特率还是时钟频率，如果是280M的DDR数据，那么实际的时钟频率其实只有140M关于第二个问题，IDDR和ISERDES倒是没有一起用过，IDELAY跟ISERDES肯定是独立的。不过IO资源的布线确实都比较固定，搞不好的话很容易布线布不通
直接搞个高低同步时钟， 要串多少位都可以弄。
小编，你这个问题解决了吗?
需要下载modsim,确信元
“你可以先接两个IDDR，变成两路的SDR数据，然后再经过两个SDR类型的ISERDES（1:6），不就能输出12位了吗?”
小编，你这个做法成功了吗?
这个做法显然是不靠谱
我难道理解错了小编的意思?我觉得我已经说的很清楚了啊。
小编还是直接吧资料贴上来靠谱
xilinx有专门解串的xapp，1064，希望对你有帮助
好的，谢谢 我参考一下~
你的数据需要串转并吗?ADC不是并行数据的输出?
解决了，参考了xilinx的APP866，还有源代码呢。
这个做法有问题，没法实现。
我用的是多通道输出的串行ADC，一个ADC可以处理8路模拟信号。用的是TI的ADS5281。
最近也在弄ADC采样，需要用到内部的串转并，不知道你用的是IP核还是原语来实现的?对于LVDS输入和输出有没有引脚上的限制?我用selectIO生成的IP核对于引脚分配上老是出错啊！
用的是原语 Iserdes
ADC输出的LVDS信号正常接入FPGA差分对就可以了~随路时钟接区域时钟管脚。（我用的是Virtex 5）
请教小编 iesrdes的bitslip 作用是什么呀?
user guider上说了啊 就是iserses的输出可以移位，每次移动一位，以找到正确的数据。
哦 再请教一下 那个“Bit Clock Alignment Setup”位时钟为什么要对其啊?直接将dclk引入不行吗?
从ADC出来的data和dclk是对齐的，可是进入FPGA后，dclk是要进时钟管脚，然后时钟buffer（bufio，bufr），走时钟网络，均匀接入触发器的时钟管脚，而data直接进触发器。两者的相位关系变了，必须重新对齐，才能采集到正确的数。