刚接触编写verilog代码，有很多问题。希望前辈指教

开始学习verilog以后，老师再三给我们强调：在编写代码时一定要将代码和实际综合出来的电路结合起来。所以我不太理解1.为什么要培养这种能力?
2.这种能力如何培养?有没有什么方法，或者心得?谢谢各位前辈！

大意就是：  要写可综合的verilog 不能像写软件那样随心所欲。  平常写完一个module后，多想想其背后综合出来的门电路是什么。 分析多了，就熟练了。

我也经常遇到这种问题

Verilog VHDL都是硬件描述语言，不同于基于通用处理器的编程语言，它最终是要被综合成实际的硬件电路（给予LUT和reg等），熟悉每一句描述背后的硬件实现，有助于开发出可综合的，高效，满足时序条件的电路。

1.为什么要培养这种能力?
因为学习verilog是为了用行为级描述来设计VLSI，所以必须了解自己写的代码对应的是什么电路。目标是设计电路！
2.这种能力如何培养?
看一些拥有良好代码风格的设计实例，了解一些特定的代码对应一些特定的电路（推荐学习sun-burst design网站上的paper）课本的话推荐“Verilog HDL 高级数字设计”，如果可以的话最好去读英文原版 “Advanced digital design with the Verilog HDL”