关于FPGA（xilinx）时序约束的几个问题求助？

最近在研究时序约束，但有个问题搞不清楚，有木有人一起讨论一下?“一般情况下，低速设计（50MHz及一下）不需要时序约束”，这是经常看到的一句话，请问ISE在没有时序约束的情况下怎么评估时序是否满足要求?
这个50MHz又是怎么来的?经验值?

没有时序约束的情况下，可以直接去看版本的布线报告，看最差的路径跑出来多少。
50M纯粹是脑袋拍的。代码写的足够烂的话，频率再低都不满足。

根本没有“低速设计不需要时序约束”的理论
所有的设计必须都要有时序约束，1M也是要有的
只是在低速设计时时序问题没有高速设计那么容易出现而已

看你的报告，最差路径决定最低工作频率， 50M那是给新手的建议，因为频率低很少时序错误

逻辑最重要，时序只是辅助，逻辑没写好，约束再好也没用，只有在极端苛刻的情况下才会用到严格时序

出现找不到问题的问题的时候再想时序约束吧