vcs+verdi混仿Verilog+vhdl的问题

vcs+verdi混仿Verilog+vhdl，vhdl部分down出来的波形不能再verdi中trace....
有人说因为vcs跑出来的信号全是大写，而verdi认为信号全是小写，我在软件里面看好像是这么回事，nWave中可以加信号，而且有波形，但是nTrace中就变成unrecognized的了....
求助高手此问题如何解决?
多谢！

恩，看看user guide啊

需要指定正确的verdi pli。
对于vcs仿真器，verdi pli有3种，一种是纯verilog，一种是纯vhdl，另一种是混合hdl的(Verilog,vhdl,systemverilog)。
你需要指定混合hdl的那个，通常叫做*_mhpi_*，对于其它仿真器也是类似的。
小编可以看一下verdi安装目录下的PLI目录，就知道了。
对于verdi2010.07版本，当使用ius仿真器时，可以指定PLI，也就是LD_LIBRARY_PATH为pli目录下的IUS（大写），就可以支持mixed hdl了。如果是vcs或vcs_mx则可以指定VCS(大写)，但是这个大写VCS目前还是beta，会出现一个warning，所以还是推荐前面那种指定*_mhpi_*的pli。

    表示敬仰。

看看了，学习了

    讲的很详细

3楼正解，就是这个问题

敢问各位高手 ，怎么用vcs对verilog和vhdl做混合编译仿真啊?我在编译的时候报错啊！

什么问题?

球童。分享，，参观下

我來試試

能不能把详细的配置方法贴出来，论坛里面都说个大概，我是新手很难理解

cant find the file

看看了，学习了

有没有ACTIVE-HDL最新版的还有破解文件啊， 不好找啊

nice，收藏了，很好