分频时钟到底该怎么用？
时间：10-02
整理：3721RD
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再FPGA中如果用到分频时钟，究竟该怎么样处理?约束create_generated_clock就可以了吗?
ADSASDADFASFAF
用PLL模块很容易啊
一般用pll/dcm产生，不用逻辑分频
如果逻辑资源不够呢?
什么意思?PLL不够吗?时钟频率不高的话，可以考虑通过时钟使能的方式间接实现分频。
不动啊你
项目需要，必须一个时钟，不能使能，XILINX可以分频，但是分频过后，必须经过一个时钟BUFFER，否则SKEW会很大，当这个时钟驱动达到一定时，会出现hold违例。
好东西，收藏了