求解决，systemverilog中interface的一些问题
时间：10-02
整理：3721RD
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interface A中例化了interface B，顶层中例化了interface A，且要用到interface B的端口信号，op为interface B中的接口，a.b.op可以在vivado中综合吗?在module端口列表中要用A的端口A a，而在module模块内部要用则是A a();这是为什么呢?A a和A a();区别是什么?分别在什么时候用?求大神解答，谢谢