请教各位高手，如何用两个D触发器来实现一个三分频电路

很简单啦，第一个d flip flop的d输入跟q拔短接，第一个d flip flop的q接第二个d flip flop的clk输入，第二个d flip flop的d输入跟q拔短接，然后第一个和第二个d flip flop的q拔通过一个或非门接到第二个d flip flop的reset即可

自己先顶一下

找书抄一个就可以,记得有本书上有任意正整数分频的电路.

试试这个
输入时钟频率：ckl。器件：一个非与门，两个D触发器，分别为D1(输入），Q1(输出），和D2,Q2；
接法：clk 接两个D触发器的cp端，Q1接D2, Q2的非与上Q1的非接到D1； Q1输出就是频率为clk的1/3（注意开始要复位触发器)
在进行电路设计的时候，cp端跟复位信号一般是不做逻辑的
呵呵，今天没事。
fighting！

楼上说得是个00->01->10 ->00的计数器啊, 占空比不是50%

不能用其他组合逻辑?

Please search "divide 3" on web

先用1.5分频，然后再2分频。1.5分频要用到门控时钟。你去查查1.5分频怎么实现的吧。
这样做出来的占空比标准的1：1，但是频率高了就不得行。因为有反馈，过了临界值不稳定。

ddddddd

这么简单的问题

THANKS

找书抄一个就可以,记得有本书上有任意正整数分频的电路.

一直以为只能用计数器实现单数分频

很不错。

   大神说的是哪本书?我现在也想设计一个二分频器，但是找了好多模板都不行，不知道哪里有问题，请大神给我推荐那本书呗

lerning