可综合的快速除法器的设计verilog
时间：10-02
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我需要用到一个高位除法器，暂时不考虑面积，速度优先。32bit/16bit，可不可以一个cycle就能做出来?可以的话频率肯定会特别低，是不是需要加流水来增加频率呢?
增加了流水还怎么能一个cycle。
xuexiyixia
不可能一个cycle做出来。
除法器是浮点部件设计的难点。从xilinx 除法IP core手册看，xilinx用了2种算法。
第一种是不恢复（non-restoring）算法，每次迭代只能算出1位商值。
第二种是预缩放（prescaling）算法，每次迭代能算出多位商值。最多几位可上ISE试试。这个算法开始前的“预缩放”就要用到乘法。预缩放算法是SRT算法的变种。
运算原理都是移位减，怎么可能1clock就出结果
我认为如果接受数据流水输出的话是有可能的，第一个数据出来的latency会比较大，后面每隔一个时钟周期出来一个数据。