DDR3 ODT以及PCB设计中CK与DQS相位关系问题。

最近在调试DDR3的板子，一直不太顺利，一直有几个问题没有解决，想请教一下各位大侠。

1、ODT的设置。

我用的micron的颗粒，颗粒上的MR1可以设置ODT，即RTT；同时MR1也可以设置输出驱动能力，即MR1中的ODS。我理解的是，RTT是当SDRAM作为信号接收者的时候，进行匹配的终端电阻；而ODS是当SDRAM在返回数据的时候，驱动DQ和DQS的阻抗。
另外，DDR3控制器的PHY里面也有相应的ODT和Ro（即输出阻抗）设置。
那么考虑阻抗匹配的话，应该是DDR3的控制器的ODT设置要与SDRAM的ODS相匹配才能达到匹配的效果；DDR3控制器的Ro与SDRAM的ODT设置相匹配才能达到阻抗匹配的效果。（暂时不考虑连线特征阻抗，假设已匹配)。
那么问题就来了，DDR3控制器的ODT设置选项与SDRAM的ODT设置选项（以及Ro和ODS的可设置选项）完全一样啊，这明显是反过来的节奏啊?

小弟不明白为什么?莫非是我对SDRAM的RTT和ODS的理解有误?望赐教。

2、关于Fly-by的走线问题。

众所周知，DDR3采用菊花链的方式走线，会造成CK和DQ/DQS之间的相位关系在不同的Byte lane之间不一样。因此DDR3发明了一个新的叫WriteLeveling的特征用于解决这个问题。

在板级设计的时候，各个Byte内部的DQ、DQS之间采用等长走线。那么这个时候，CK与各个Byte的DQS/DQS#的相位关系是否就可以不管，而完全交给WriteLeveling来调整?

如果要管，是必须按照什么标准呢?tDQSS?

3、若采用DIMM，一律进行等长设计是否就OK?

以上问题可能很初级，请各位大侠不吝赐教。

自己顶一下！

我也来关注下这个问题！

顶一下，同求大神解答