关于时钟管理模块内部的复位信号的处理风格

时间：10-02 整理：3721RD 点击：

请问各位大牛，假设我的时钟与复位是做成两个模块的，我的时钟模块内部的分频器等等子电路所使用的复位信号是：
1. 从与时钟模块同层的复位模块输出，再引到时钟模块内；
2. 在时钟模块内部上述的分频器等子电路的部位，使用该子电路的时钟将系统复位信号在本地进行同步后使用
两种做法哪种好?
如果有原因的话将十分感谢！

有点好奇你的复位信号是怎么产生的。至于哪个好，看哪个做是同步复位吧。

1的做法也需要用时钟同步过reset才能用，和2不应该有太大差别
reset的同步就放在reset控制模块里，没有必须，只是比较统一

是的，电路都是有的，只是rtl模块划分管理上，会有很多的复位信号从复位模块到时钟模块

上一篇：关于RTL8211EG无法识别千兆网问题（只能识别百兆）
下一篇：关于set_max_fanout的准确理解和说明

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类