FPGA工程师是否一定需要学习systemverilog
时间：10-02
整理：3721RD
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群里各位大侠，小弟刚开始接触FPGA，用的是verilog,一直听说有人用systemverilog写testbench，我想咨询一下，现在FPGA工程师是不是都用systemverilog写测试程序啊?
SV功能强大，好写代码，可以学学。
新人求问：systemverilog和UVM是什么关系
UNM? 应该是UVM吧
UVM就是更加抽象的开源库，用systemverilog实现的。 做DV时可以直接调用其API 来搭建测试验证平台。
如果设计不复杂，也可用verilog来写简单的testbench啊。 如果你是fpga设计工程师，重心还是放在写可综合的verilog把。
是UVM 受教受教