如何仿真包含了其他文件的verilog模块？
时间：10-02
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各位大神，我是fpga新手。目前写了一个.v模块，里边包含了两个2选一的数据选择器（两个2选一的数据选择器用另一个文件实现)，如何编写测试文件?我用的是ise11.1.谢谢！
用verilog 写个测试把你那模块例化
ISE有模板生成testbench的，新建testbench文件，选中你的.v模块，生成，就包含了大部分代码了，自己加上一些激励，就可以了
非常感谢！