FPGA进行STA分析，遇到问题
时间：10-02
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PLL输出两个时钟，相位相差90度，STA分析时，Slack里面的Summary（Recovery）里面的slack为负数，请问怎么解决，需要增加什么约束
setup问题吗如果是setup，看看主要的delay是再logic还是net上
照你所说，你的两个输出clock应该是异步的吧?如果异步，需要对其做false path，不对其做时序检查即可！
看看多周期路径约束的资料，相移时钟多周期路径。Altera、xilinx都有。
false path