关于Xilinx的一些时序约束问题

刚刚开始看时序方面的资料，资料上大多是时序分析的原理和时序优化的一些基本方法，然而在实际操作的时候还是有些茫然。比如说下时序约束，周期约束没的说会下；OFFSET偏移约束就不会下了，倒不是说语法不会，而是不知道该下多少，虽然资料上有计算公式，但是感觉公式里面很多量不知道，比如IO口到寄存器之间的路径延迟，源设备与目标设备之间的路径延迟这些都不知道。想问下各位在约束时序的时候是通过式子计算出来的吗还是有什么更好的办法?

多顶顶 这问题困扰我好久了 想学习一下别人的做法

OFFSET约束，比如你的FPGA外接一个RF，RF输出中频clock和中频data，而且data是在clock的下降沿打出来的，假设clock为10MHz，RF的datasheet上的数据输出延迟Td=10ns，假设你FPGA内部用这个clock的上升沿采样data，你就要通过offset约束告诉FPGA：clock和data在FPGA的时序关系是什么样的，FPGA得知这个信息后，就会自动调整FPGA内部的时序，使得在clock的上升沿能采样到data，满足setup/hold要求。
NET "clock" TNM_NET = "clock";
TIMESPEC "TS_clock" = PEROD "clock" 100 ns HIGH 50%;
NET "data" OFFSET = IN 40 ns BEFORE clock;

在线等各位解答

借宝地同求FPGA约束问题，主要是做IC的FPGA功能验证，由于IC中插了很多的clock gating，原理实际上就是个latch，在FPGA上综合的时候应当是把这个clock gating替换成bufgce呢还是直接使用latch?
如果使用latch作为clock gating的时候，该怎样约束，是约束latch之前的时钟周期还是约束latch之后的时钟?另外对于同源但过了不同clk gating的时钟域下的寄存器之间的数据路径，该如何约束?

对于小编的问题，我记得XILINX的手册UG612上有比较详细的说明

我的实际使用过程是这样的：1. Xilinx的手册上有写（在哪里我也不知道，因为我都是用第二种方法，而且做一次即可）
2. 你随便写一个（不比时钟周期大就行），然后在布局布线之后看static timing的报告，其中文字版会给出这个值（甚至更详细）
希望对你有帮助

另外，如果你说的是IO口外部数据有效到FPGA内部能够检测到有效的时间，对Sparton 3E来说是0.5ns左右，其他器件应该差别不大（对“差别不大”我仅为猜测，欢迎指正）

offset方面和做pcb的讨论一下，你就明白了。

    ug612我看过 还是不知道具体怎么操作 手册上大多讲原理 下的约束的值貌似就是通过几个公式算出来的 但是公式里面很多量不知道

    这个0.5ns是手册里给出来的吗

    哈?我一直以为是这些预先算好，约束下好，再开始静态时序分析，时序不满足再修改代码。

   大侠你好，我也遇到真的是一模一样的问题，请问这个门控怎么约束?