请教dc中verilog代码参数传递的问题
时间：10-02
整理：3721RD
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实际verilog中利用参数传递对例化的子模块进行了wire类型的赋值，例子如下：module A;
...
B #(0) u0_B(...);
B #(1) u1_B(...);
...
endmodule
module B(...);
parameter PARA=0;
wire [1:0] sig=PARA;
...
endmodule
dc综合有报错，dc是否有相关的参数可以设置解决?
...
B #(0) u0_B(...);
B #(1) u1_B(...);
...
endmodule
module B(...);
parameter PARA=0;
wire [1:0] sig=PARA;
...
endmodule
dc综合有报错，dc是否有相关的参数可以设置解决?
报什么错?
这种是可以综合的， 你把你的报告发出来看看， 还有就是你可看synopsys工具的帮助文档， 我记得在论坛里面有一个synopsys所有工具的文档，你可以参照看看
应该是其它问题造成的报错，传参数不会有问题
应该是你设置的约束有问题，dc工具处理数据根据你设置的条件运行的
哦看到你的给的那个模块A里面有设置时间延迟，DC不能处理在主模块中的这样的延迟。你把上面的延迟去掉试试看。
analyze+elaborate，不要read_verilog
直接传参数 不行，以前有个设计 是直接传的参数，后来都改啦
可能有设置的选项
报什么错，例化B的时候参数是寄存器吗?应该为常数值
问题解决了吗 我也遇到了相同问题
我也遇到了相同的问题，题主解决了吗?