FPGA时序分析，什么时候才正确
时间：10-02
整理：3721RD
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在用VIVADO进行时序约束的时候，综合过后时序不满足，但是实现布局布线后时序满足了，这样到底是满足还是没有满足呢?
满足了，以P&R的结果为准
以布局布线为准
满足了，以布局布线为准
建立时间始终不满足，保持时间是满足的，这对设计有影响吗?
你这前后矛盾啊，满足了就包括建立，保持时间都满足了
这是第二个问题
看看report，如果是不敏感的多周期信号就不用管了，如果是每个clk都变化的关键信号，那就有可能出问题
建立时间不够显然是不行的，STA的结果会显示ERROR或者FAILED