关于verilog中多个module的疑惑

最近从网上下了一个viterbi算法实现的verilog程序，发现好多个.v文件中有多个module，不是一个文件中最好只有一个module吗，为什么要这么做呢?
而且看作者写的testbench文件中也是写了两个module，那我在用quartus ii结合modelsim仿真时，在选择testbench的时候，top-module应该是哪一个呢?实在是很疑惑，望高手赐教哈，谢谢！

一个文件中些两个module和两个文件中，每个写一个是一样的

1.仿真哪个模块，则例化哪个模块
2.一个文件中包含多个module是允许的，哪个是top module或者谁主谁从，在设计时已经确定了，
   通过设计中的互连关系比较容易看出来

谢谢，明白了

没什么区别，一个文件一个module只是方便管理；

你好，你现在也在做verilog viterbi 解码吗，我也正在做，咱们可以交流下吗，如果可以的话请加我qq,294316759

谢谢

     前辈您好，我在用verilog导入到cadence时提示如下错误，但是我在.v文件中没发现错误，请您帮忙看一下是什么问题。/home/dianke/ic5141/design/sar_logic.v
assign start   =！en_！ & en_reg;
                    |
ncvlog: *E,EXPSMC (/home/dianke/ic5141/design/sar_logic.v,28|20): expecting a semicolon (';') [6.1(IEEE)].
                 begin
                     |
ncvlog: *E,CSISYX (/home/dianke/ic5141/design/sar_logic.v,110|21): case item syntax error [9.5(IEEE)].
                default:
                      |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,114|22): expecting a statement [9(IEEE)].
               endcase
                     |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,119|21): expecting a statement [9(IEEE)].
module __nclib.sar_logic:module
errors: 4, warnings: 0

非常感谢了！

那 请问 这里的module与  同文件中 其他例化的module有什么区别?