新手求助NC_verilog的仿真问题
时间：10-02
整理：3721RD
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用NC_Verilog仿真时，用define定义delay，然后使用时，就出现这种情况
`DELAY: not a recognized directive or macro [2.7.3][16.3.1][16(IEEE)].
是不是应该添加什么库啊，我现在只添加了一个work库，其他的都没有添加，
新手上路，请大家帮个忙，谢谢！
`DELAY: not a recognized directive or macro [2.7.3][16.3.1][16(IEEE)].
是不是应该添加什么库啊，我现在只添加了一个work库，其他的都没有添加，
新手上路，请大家帮个忙，谢谢！
要在仿真代码中加语句define...
你前面貌似没有加define啊
请问小编，最后这个问题是怎么解决的?