verilog中for语句和generate for语句的区别？

直接使用for循环，与使用generate for循环，有什么区别呢?如果我想给一个一维数组赋值，如wire [7:0] a[0:255]，那么用那种方法?
1.用for
integer i;
for (i=0; i<256; i=i+1)
   assign a[i] = 100;
2.用generate for
genvar i;
generate for (i=0; i<256; i=i+1) : ssssss
   assign a[i] = 100;
endgenerate

以上两种哪个是合理的?

erilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。