negedge rstn问题

always @（posedge clk or negedge rstn) begin if (！rstn)
       a <= 5'b10000;
else
       a <=  other;
end
// initial_done 等rstn拉高后一段时间才会为1 .
assign  sys_rstn   =  
rstn & initial_done ;
always @（posedge clk or negedge sys_rstn   ) begin if (！sys_rstn   )
       b <= a;
else
       b <=  another;
end

请问这个时候复位值b是多少啊?

有人吗

随着a变化，直到initialdone变高

reg类型没有初始化是不定态，wire未赋初值是高阻态

   谢谢你仿真图,能清楚的看到b值的动态变化。再请问下，在实际设计中，会采用这样的电路吗? 总感觉怪怪的。

为什么不用  b <= 5'b10000;