遇到个很尴尬的问题，求指教

遇到个很尴尬的问题，FPGA例化的ram深度80，位宽120，这样如果用bram（512x36bit），就得占用4个block，每个使用率20%，特别浪费，bram不够用额，如果用dram，place就有问题了，LUT又不够了。请教这个问题怎么解决?

增加一个ram深度80，位宽120，LUT都不够用的话，说明整体的LUT使用率已经很高了啊，FPGA的逻辑资源榨干的差不多了只能从优化面积上考虑了

   不是一个，是例化24个同样大小的ram

可以考虑使用高速时钟去操作大RAM，模拟低速时钟的多个小RAM工作。前提是可以接受足够高的时钟去操作大RAM.

首先block ram 如果没有其他用处就无所谓浪费不浪费的。如果不够用的话block 和distributed 的都用起来够不够?最后考虑优化设计逻辑，你对RAM 是什么操作方式，位宽可以折叠吗?