微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > set_multicycle_path可用为0吗

set_multicycle_path可用为0吗

时间:10-02 整理:3721RD 点击:
当输入的数据和时钟是边沿对齐,且我们需要在当前时钟沿下才数据,就是DDR边沿对齐的情况。这样可用设置set_multicycle_path 0 -setup吗?

我自己顶一下,这个是可以的

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top