ISE综合时inout信号被优化掉

最开始的版本综合通过，两个接口的data信号(inout)都没有被优化掉。后来增加一个.cdc这两个inout信号都被优化了，删除.cdc也没有改善，translate时仍然报err发现一直被优化。这两个data信号在内部做了assign操作，输出时接data_out，其他时刻拉高阻态，所以不应该算是没有用到，怎么会被优化了呢?

你综合选项那里 保持分层（KEEP hierarchy） 选项选YES就不会了

好像是因为在子模块中引入了inout信号，更改后ok

子模块禁止使用inout，除非直连线到顶层。