ISE的原理图输入VHDL格式仿真
时间：10-02
整理：3721RD
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ISE原理图输入后进行仿真发现一直是产生verilog语言形式的代码，但是我需要改变仿真输入数据来进行仿真可是我只认识VHDL语言，请问可不可以让输出不是默认的verilog语言而是VHDL语言形式的?谢谢
是不是在这种条件下就只能用verilog产生激励了呀?
工程属性里有设置的，你当时建立工程的时候没看
谢谢！
可以选择的
3 lou zheng jie
学习了