请教一个跨时钟域的后仿问题
面对这种情况，大家一般有什么好办法?
paper上说的这种方法，好象适合于对dc后的sdf进行时序仿真，如果是layout后的呢，怎么办?
明白了，多谢指点
还可以把仿真时的timing_check关掉，这样后仿就没有意义了。
最好修改.sdf文件，把那个dff的setup/hold全部改为0
这是明显的cdc问题。关掉不报，没有任何意义。将来做成芯片一旦遇到这种status,电路就会无法正常工作。既然你的case，directed 的也好，random的也好，在 postsim中fail, 说明这种情况很易发生。否则你的case就不会使芯片进入这种状态。
这种错误一定要修。而且要从rtl code修起。属于设计错误。对cdc数字设计是有特殊处理的。
对于verification而言，一般是害怕case些得不全面，报露不了这些问题，而导致潜在的bug.现在你已经看到问题了，怎能忽略不报?
做postsim的目的就是要cover 这些timing exception问题，来弥补pt和formal verification 的不足。
上文所附的paper是正解。design的时候就要考虑这些问题并选用合适的microarchitecture.这些在rtl coding中都有所反应。
对于cdc的问题，在rtl中有本地clk打了2拍，然后才使用。相信很多人也是这么做的。但是，后仿一定能仿出不定态。
最好分析一下被采样的数据宽度和采用时钟的宽度，根据不同的情况采用不同的同步器设计
如果作了可靠的同步化设计，就可以用命令关掉上述时序
djfkafdkfe
都是高手！
我是个新手，还没用过DC，各位多多指教！
kankankankankananaknak
for ncsim or ncverilog, use .tfile. check ncsim's manual
多谢，正需要
KAKANKAN
大家说的都不错，背后的基本原理大家都学过，就是实际用的时候不知道怎么办，
我想大家都应该练一练如果没有别人作法时自己如何想到解决方法，真正活学活用
this paper is good！
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注意把CDC和后仿分开看。CDC是检查异步时钟域是否存在问题。后仿在异步时钟域处应该在DC做处理，取消不定态，保证后仿顺利进行。
嗯，只要在结构上保证了亚稳态不传播和功能正常，可以修改SDF以保证仿真的进行。
可以修改SDF来保证仿真进行。
只要保证rtl上对跨时钟域的时钟作了同步处理，就可以改sof中出错积存器的setup/hold time = 0，使仿真通过。
XUE XI YI XIA
发现了问题要查啊，概率低也是有可能出现啊。
looking
thank you
怎么下载不了啊
这个paper不错啊
2楼好，谢谢啦。
嗯 的确 用set_annotated_check可以去掉