关于加法器进位链

时间：10-02 整理：3721RD 点击：

刚刚学习fpga，对于进位链有些疑问，在设计加法器过程中怎样能利用到进位链呢，自动布局布线总是利用不到，一位加法器在planahead中显示用一个lut查找表就解决了，没有利用到进位链。把一位全加器例化后生成4位加法器在planahead中也没有利用到进位链，感到十分困惑，求各位大大帮忙解答一下，谢谢

为什么要用到进位链?

因为要用进位链的延时做时间插值TDC，加法器的IP核就能用到进位链，但是我自己写的怎么都用不到进位链，是不是需要加约束呢?

哦,我们已经有成熟产品了:
http://bbs.ednchina.com/BLOG_ARTICLE_3010920.HTM

原来您做出来了，我是要做本科毕业设计。想请教一下您是怎么设计加法器的还有布局布线后仿真的时序怎么处理的，我的总是锁不住延迟链，clock信号超前延迟链，不知道怎么对clock进行下处理

延时链的时序你是仿真不出来的，毕竟那个延时时间太小了。你顶多能控制延时链的输出级（经过系统时钟拍出来）及以后。
至于加法器就是正常使用的，自动就出来了，我估计你用的Xilinx的器件，我用的altera器件，如果是xilinx的器件，据我了解应该他们提供一个专门carry-in和carry-out的模块吧，大概是这么东东，你可以考虑试图是去控制这个东东

“自动布局布线总是利用不到，一位加法器在planahead中显示用一个lut查找表就解决了，没有利用到进位链”这个问题解决没?

上一篇：请问高手，Xilinx 的K7 325t双口RAM能缓存7Mbit的一帧图像吗？
下一篇：flash扰码

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类