如何为verilog代码加密

有创意 啊。可惜我不会。

理论上来说有办法实现吗?

只知道nc有个ncprotect,可以将verilog代码加密成vp格式东东,不过对simulation没有影响..

想加密，顾名思义，就是不让别人看到源代码。
直接加密verilog，但又不影响综合和仿真，同时支持各种工具，可能不太好实现。
方便的话，可以作成中间件的格式，用java来实现，国外很多IP都是这样提供的。
或者仿照Designware形式，将仿真代码和综合代码分开，也能将IP加密。

可以生成.ngo模块，配合模块接口描述就可以了，发布时只需要接口描述文件及.ngo文件，仿真时需要加一个调用模块进行封装

看到过，但没有用过。
谁知道vp会不会被破解?

或者干脆提供GTECH网表?
与工艺无关，功能又完善，应该可以满足客户需求。

很好的问题，感兴趣1

这个想法不错，可惜就是没有具体操作过！

请问如何做成中间件形式?提供给用户的是什么呢?我对此很感兴趣，dragonba能否举一个例子?

有随可以提供既加密有不影响综合与下载的软件呀，大伙都需要呀

回复
不错不错，学了。

在需要加密的代码前后加入·protect和·endprotect，然后用verilogXL编译一下就可以了。

原来如此，那有没有办法将破解/反编译 这种加密过的文件呢?

其实可以生产vqm的网表文件 虽然是明文 但可看度就差很多很多了

关注ING，有人做过没有啊?给个明确答案嘛

    现在在xilinx的ise环境下单独对某模块综合生成了ngc网表，又写了一个只含有端口描述的wrapper文件，这样综合、实现都可以了。
但是仿真不行，结果都是未知态，
你说的加一个调用文件具体怎么弄啊?

可以直接生成相应的edif文件，配合说明资料就可以了

若要对整个FILELIST文件进行加密呢?

可以生成可仿真的网表

使用protect，vcs编译，会产生.vp格式的保护代码。

learning ！