我在以前的代码基础上，又加入部分新的代码，逻辑单元使用量竟然减少了，求告知

我在以前的代码基础上，又加入部分的代码。加入的部分代码只是为了增加部分的新功能（原来的代码没有改动），编辑后逻辑单元使用量竟然比原代码的使用量减少了，求告知。
(逻辑单元使用量 由345  变为287)
使用语言： verilog
环境： quartusii
芯片： CPLD  Altera

有什么被综合掉了?

for ex。
你的开始的逻辑是  A | B， 大约6 gates。 你修改之后，综合器发现改动等价于 A | B | (~A)， 所以结果可能就是B，也就是优化掉了。并且在FPGA中，增加加逻辑可能使比如两个LUT中的expression放进了一个LUT，当然面积就小了。

         感谢，学习了
         不过前几天遇到了一个类似的面积反而增大的case，等晚上我描述下，前辈再发表下看法啊。

   gate count增大减小在于synthesis tool对于你各种逻辑和所有约束的“解释”，逻辑增加减少和circuit面积增加减少没有直接对应关系.