微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 用xilinx浮点型加法器ip核做累加器,该如何清零,sclr管脚并不能清零

用xilinx浮点型加法器ip核做累加器,该如何清零,sclr管脚并不能清零

时间:10-02 整理:3721RD 点击:
我想用这个ip核做累加器,需要64次累加后清零,再接着64次。但是现在64次累加做完之后不能清零。我试了他的sclr管脚,设置高电平也不能清零,与普通的加法器ip核的同步清零sclr管脚有什么不同呢。

有前辈遇到过这种问题吗,好苦恼

请把清零脉冲有效宽度加长试试~~~

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top