如何使用TimeQuest查看逻辑延时

假设本人写了一小段多路选择程序，如果我想看到这部分组合逻辑仅在综合后的延时有多大，应该怎么看?有人说用TimeQuest就可以看，试了一下，总是提示你要先FIT后才能观察。
哪位高手能给指点一二，最好是能介绍一下步骤，另外在哪个时序报告中观察哪几项?
将不胜感激！

哪位大神帮忙指点一下啊

create_timing_netlist -post_map

   你说的是创建网表吧。后续的步骤能给说一下么?个人理解由于还没有约束文件，那就谈不上使用READ SDC和UPDATE SDC，直接查看报告么?如此又该查看哪个时序报告呢?忘指教！多谢！

看组合逻辑延时不需要SDC，用GUI上的report_path即可

我自己做了个小实验，拿TimeQuest看了一下。以下是步骤，感觉最后的延时怎么这么大啊！毕竟只有一个与门。不知道是不是我哪个地方做错了，还望大神好人做到底，能够指点一二，将不胜感激！

   组合逻辑延时就是dataa到combout的0.567ns，其他都是Pad延时

非常感谢大神的解答！
             看来我的操作是正确的。不过问题又来了：在最后一张图中，RF、Type、Element这三项都代表什么意思呢（什么是FF、IC、CELL）? 0.579ns对应的是C~0|Combout，是“C到组合逻辑输出”之意么?如果是这个意思，那该如何理解呢（应该是a到组合逻辑输出才对吧）?还有，这个设计并没有分配管脚，应该没有PAD延时吧?
             这几个问题归结起来其实就是不会看最后一张图，如果大神有相关资料能否提供参考，将不胜感激！
             盼望大神发发慈悲，再次指点一二！

RF是Unate（Rise/Fall），FF代表输入是Fall，输出也是Fall
FF是寄存器，IC=InterConnect，CELL就是LUT
C~0|Combout里，C~0是LUT Cell名，combout是Pin名
Pad是自动加的...
我也没什么参考资料，全靠猜...