关于verilog中的~与！
时间：10-02
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if(~en)begin
....
....
end
与
if(！en)
begin
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....
end
这两种表示有什么区别吗（分别在仿真和综合方面）? 其中en是单bit信号；
....
....
end
与
if(！en)
begin
....
....
end
这两种表示有什么区别吗（分别在仿真和综合方面）? 其中en是单bit信号；
没有，一个非与一个位非。综合器有点智能的
木有区别 个人喜好
没有分别，不过第二种一般用于综合。新手的理解，比较利于阅读把
表示没有区别，你想怎么用，就怎么用。一般判断用！ 取反用~。
过来学习一下