FPGA内部逻辑约束问题

最近使用V6调试，发现程序设计完毕后，整合的时候发现内层的信号引出来作为ila的触发时钟，但是当我将这个ila删去后内层的这个时钟信号就会出现时序的错误导致整个程序出错。请问这是否是由于我改变了FPGA内部综合时的电路从而使得时序不同了造成出错呢?使用ngc能否解决呢?求解

时钟不接到bufg和bufr上吗

是不是时钟信号没有做约束?不进行适当的约束，就容易出现程序编译一次一个样，有时候连功能都不对。xilinx有个关于约束的用户指南ug625，建议看一下时序约束部分。

ila有时候是会改变时序结果，建议重新做时序约束。