萌新请教几个FPGA的仿真问题

     1.在一个工程中，我现在想替换掉其中的一个模块。原来整个程序都是验证过是正确无误的，替换的那个子模块通过了功能仿真、后实现时序仿真和板级调试。但是经过修改的程序就不能正确运行了。这是什么原因呢?    2.在一个完整的工程中，如果我只想仿真其中某个子模块的运行情况，可以直接用testbench例化工程中的子模块吗?比如A是顶层文件，a,b,c是子模块。然后完成布局布线之后，我可以直接用testbench例化b模块吗?这时候b模块的时序仿真结果是b在整个A工程中的运行情况吗?
    3.在实现之后，运行时序仿真，得到的结果和现实的板级运行结果有什么区别吗?会不会出现时序仿真的结果和板级运行结果不一样的情况呢?我的想法是实现之后也就完成了对FPGA的布局布线的规划，在开发工具中就应该有一个和现实FPGA几乎完全一样的模拟的FPGA，这时候运行时序仿真应该适合现实的板级运行结果一样。我的想法有没有问题呢?
   用的Xilinx的芯片，使用Vivado工具。

1，不清楚；
2，可以，写testbench的时候可以选择仿真顶层文件或者子模块；
3，会，毕竟时序仿真并没有考虑到布线延时的情况

1,把error截图一下才能知道出了什么错误。