时钟沿采样数据问题（有时采样到沿前的值有时又采样到沿后的值）

最近在搭uvm环境写driver的时候碰到的问题，用时钟沿去采样接口信号，有些信号采样到沿前的值有些信号采样到沿后的值，导致在写driver时都不确定到底是采样到了沿前还是沿后的值，不知是哪个地方的问题，有碰到过类似问题的朋友是否能够帮我解答下，需要如何解决才能所有接口信号都采样到沿前的值，多谢了！

要么调整接口外的数据信号延时，要么调整芯片内的时钟延时，最终目的都是使得采样时钟沿处于数据中间。DDR的数据采集原理也无非就是这两个办法。

  He is writing testbench, so just adding delay or use negative edge to sample is enough.

用相反的时钟沿采，比较保险。