请教xilinx DDR3 MIG系统时钟和参考时钟问题
可以加，但是每个mmcm的clk_in都是接在bufg上的，你如果想串联mmcm，注意第一个mmcm输出给第二个mmcm的时钟（clk_a）和第二个mmcm的clk_in，只能有一个bufg。你可以在生成第一个mmcm的pll时将clk_a的全局buffer去掉。不过不提倡这个。ddr3的ip核里的mmcm生成了3个时钟，你引到顶层，用外部mmcm生成就是了。别忘了修正mmcm和ddr3的ip核的一些参数。
非常感谢高手赐教，但是您说的“”ddr3的ip核里的mmcm生成了3个时钟，你引到顶层，用外部mmcm生成就是了“” 是什么意思?小妹不懂，请您再细说下
ddr3的ip核内部包含一个mmcm，这个mmcm用输入时钟产生了三个输出时钟。你看一下这三个时钟的频率，然后将这三个时钟引到顶层，用你的mmcm产生的同样周期的时钟来驱动就是了。也就是说你自己用mmcm产生3个ddr3的ip核需要的时钟，直接供给ip核。
请教各位大侠，DDR3 初始化信号phy_init_done一直为低的问题。
我用chipscpe采到clk ,rst, iodelay_ctrl ,pll_lock都有，但是phy_init_done一直为低。并且我想用chipscpe观察ddr3_cke,ddr3_reset_n等输出信号时，布局布线就会显示错误：这些信号布不了。但是这些信号是直接连在DDR3管脚上的，无法用探头测量，因此根本不知道DDR3收没收到复位和时钟信号。非常困惑，望高手解答！我现在该怎么办?我不是用开发板，是用自己的板子。
弄的怎么样了，用户接口弄的怎么样啊?要是调用IP core 自己需要修改IP core 不啊?是不是只是写一个用户接口的程序就可以了啊?求解答。
ddr hhahah
这个问题解决了吗?我使用vivado 的block design，链接一个cpu和clock wizer和ddr3 controller。 但也出现了buf的错误提示，这个应该怎么处理啊。ddr3控制器内部时钟线也引不到外部，另外ddr3控制器的输入时钟buf也修改不了。
这时我应该怎么修改呢?
您好，请问您使用的是7系列FPGA么?可以交流下不?我QQ:634227759,谢谢！
麻烦问下你的问题解决了吗?我现在遇到了和你一样的问题，不知道怎么解决。谢谢！
问题解决没，我也遇到类似问题，一直不知道该如何解决?
多看使用手册
您好，请教一下，
您说的三个时钟是那三个呀?以及他们的频率该怎么看呀?
您的意思是在 mig_7series_v3_0_infrastructure这个文件里面把3个时钟拉到顶层，然后在顶层例化新的MMCM来提供时钟驱动么?