双端口RAM的问题

双端口RAM同时对同一地址读写，两个输入时钟是同频同相位，那么这个时候会不会造成RAM的读写冲突?要在设计当中避免这种情况?芯片综合之后的netlist关掉timing check仿真功能正确，发现此时读出的值是该地址上次写入的值而非同时写入的值，但是PR之后的post-sim时候，由于在RAM的仿真文件当中有关于两个clk跳变沿不能相距太近的(3ns)检查，所以此时读出的数据为X，那么真实的RAM是如何处理这种情况的?

一般都是不允许这样做的。不过如果是通过IP产生的RAM，好像有对这种处理的设置，是先写再读，还是先读再写，印象中是有这个的，你可以看看相关RAM IP的数据手册。

楼上说的很对，有三种方法是控制这类事情的发生的，除了先读后写、先写后读，还有加入延迟。

thanks a lot