亚稳态疑惑之时钟切换电路？请高手指点。

时间：10-02 整理：3721RD 点击：

跨时钟域，默认都是需要两级寄存器，在第一级到第二级中间，有1个周期时间来让亚稳态稳定下来，减少亚稳态都后续电路的影响。
经典的时钟切换电路中，也是需要两级寄存器进行同步，但是，发现是前级采用上升沿，后级采用下降呀，或者是前级采用下降沿，后级采用上升沿，这样的话，不就只有半个周期的时间让亚稳态稳定下来，这样子没问题吗?

请高手指点迷津。谢谢

应该用同一个沿，除非时钟频率非常低

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