求助，，关于verilog代码的问题

分频时钟等于clk_divide的某一位，比如4位最低位，0000，0001，0010，这样就是2分频，如果取第二位，0000,0001,0010,0011，就是4分频，，取第三位就是八分频，另外通常建议时序逻辑非阻塞赋值

divide_factor代表取值的某位，divide_factor=0，代表2分频；divide_factor=1，代表4分频；具体为什么，很简单，自己琢磨一下clk_divide这个数的规律。

弄不懂！就！仿真仿真仿真！

   哥们。你这个解释，我没有看懂啊，，，能写详细一点吗。

   谢谢。我终于懂了。

时序逻辑建议用非阻塞赋值
clk_divide <= clk_divide + 1;