只会verilog能不能读懂VHDL的代码

自己先顶一下

还是能看懂一部分的  不过语言风格、规定、表达还是有不少区别，建议再去学习，哪有那种一劳永逸的工具.....

稍微看一下语法吧

看懂没有问题，如果要写估计就得看看语法了。

主要模块的组织结构不同，比如Verilog 的module，VHDL是entity，而且一个entity可以有多个architecture，像这些基础的还是要看一看的，其他大致能看懂，大约always=process等等的

   找了一个工具，但是不严谨

   不用写，能看懂就行，回头用verilog写

有工具可以直接转，我就把公司的VHDL 全部转了，稍微需要debug一下，大部分工具能转对

vhdl也不是很难，verilog能懂，vhdl也应该能看懂！

差不多啊，VHDL常用的也就是LOGIC, SIGNAL,大致上对应Verilog的wire，reg，只不过他的多个位形式单独用加后缀_VECTOR的表示，至于其他的也类似，verilog可不止wire和reg，还有tri、tri0、tri1以及变量的integer、string等等

花几天学下语法就可以了。用于设计的语法是很少的，最难理解的是设计，而不是语言

   顶！

就是呀，我现在可以看得懂，但是一写就一大堆error

感觉完全两种风格啊

verilog中除了wire和reg型，其他的我几乎没用过。

工具倒是有，我记得较xHDL吧，但是转了之后还是要稍微调整修改一下的