FPGA的时序约束

FPGA时序约束的目的有两个：一个是控制逻辑的综合，布线。第二个是得到时序分析报告。现有两个疑问，请高手帮忙解答一下，感谢。
1、关于设置约束：资料上说【Assignments】/【Timing Setting】或者【Wizards】一步步设置，可能资料比较老，quartus14.0以上按键在什么位置?
2、TimeQuest Timing Analyzer：这个静态时序分析工具是单纯用来分析综合，布局布线后时序满足与否的吗?它能像上述问题用来指导综合，布局布线吗?

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同求助

Analyzer一般是给出分析结果，指导你的约束的

你可以根据Analyzer的结果优化设计或约束

    quartus14.0或者12.0 约束在哪里设置?

   quartus 14.0 约束在哪里设置?

MARK
S

sdc文件里自己修改，
向导里会生成文件模板。

quartus的时序分析的约束文件是.sdc文件啊，不是.qsf文件啊

Top Module 的timing constraint 是可以自己寫一個sdc.