altera fft ip core 求助（有源代码）

错误时
Error: Can't generate netlist output files because the file "C:/Users/asus/Desktop/test/incremental_db/compiled_partitions/FFT_streaming.root_partition.map.atm" is an OpenCore Plus time-limited file
不知道为什么 其他都没问题  有人给解释一下吗！
`timescale 1ns / 1ps
module FFT_IP( input                                        i_clk,
                           input                                          reset_n,
                          
                           output                                         sink_valid,
                           output        reg                         sink_sop,
                           output        reg                         sink_eop,
                           output                 [1:0]                sink_error,
                           output                                         inverse,
                           output                                         source_ready,
                          
                           output         reg  [9:0]           count,
                           output        reg         [7:0]          sink_real,
                           output        reg         [7:0]          sink_imag,
               
                           output                                        sink_ready,
                           output                [1:0]                source_error,
                           output                                        source_sop,
                           output                                        source_eop,
                           output                                        source_valid,
                           output                [5:0]                source_exp,
                           output                [7:0]                source_real,
                           output                [7:0]                source_imag
                         );
                               
assign inverse = 1'b1;
assign sink_error = 2'b00;
assign source_ready = 1'b1;
//+++++++++++++++++计数+++++++++++++++++++++++++++++++++++
always @ (posedge i_clk or negedge reset_n)            
        if (！reset_n)
                count <= 10'd0;
        else if (count == 10'd1023)
                        count <= 10'd0;
                else
                        count <= count + 1'b1;
// ++++++++++++++移位反馈寄存器输出+++++++++++++++++++++
parameter        sink_real_initial  = 8'b1001_1111;
wire n;               
                        
assign n= sink_real[6]^sink_real[5]^sink_real[0];
always @ (posedge i_clk or negedge reset_n)
        if (！reset_n)
                        begin
                                sink_real <= sink_real_initial;
                            sink_imag = 8'b0;
                        end
        else if (sink_eop == 1)
                          begin
                                sink_real <= sink_real_initial;
                            sink_imag = 8'b0;
                        end
                 else  sink_real[7:0] <= {n,sink_real[7:1]};
                 
//+++++++++++++输入控制+++++++++++++++++++++++++++++++++++++
//+++++++++++++结束标志+++++++++++++++++++++++++++++++++++++
always @ (posedge i_clk  or negedge reset_n)
        if (！reset_n)  sink_eop <= 1'b0;
        else if  (count == 8'd254)
                          sink_eop <= 1'b1;
                else
                          sink_eop <= 1'b0;
                          
//+++++++++++++开始标志+++++++++++++++++++++++++++++++++++++
always @ (posedge i_clk  or negedge reset_n)         
        if (！reset_n)
                sink_sop <= 1'b1;
        else
                if (sink_eop==1)
                        sink_sop <= 1'b1;
                else
                        sink_sop <= 1'b0;
assign        sink_valid = (source_ready == 1'b1)? 1'b1 : 1'b0;

IP_steaming  FFT_TP_streaming(
                                                        .clk(i_clk),                                                                                         
                                                        .reset_n(Reset_n),
                                                        .inverse(inverse),
                                                        .sink_valid(sink_valid),
                                                        .sink_sop(sink_sop),
                                                        .sink_eop(sink_eop),
                                                        .sink_real(sink_real),                  
                                                        .sink_imag(sink_imag),
                                                        .sink_error(sink_error),
                                                        .source_ready(source_ready),
                                                        .sink_ready(sink_ready),
                                                        .source_error(source_error),
                                                        .source_sop(source_sop),
                                                        .source_eop(source_eop),
                                                        .source_valid(source_valid),
                                                        .source_exp(source_exp),
                                                        .source_real(source_real),
                                                        .source_imag(source_imag)
                                                        );
endmodule

is an OpenCore Plus time-limited file……出现这个估计应该是Quartus II没破解好，或是这个IP核不能免费使用……

请问一下小编的问题解决了没有呢?是不是破解的问题呢?小编好人，帮忙给解答一下好不?

小编我想问一下你的这个程序是对的吗?为什么只有一个 i_clk还有一个reset_n是输入，其他的都是输出呢?这个和那生成的IP核不大一样哦！原来我还是个刚接触FPGA的小白！求解答一下好吗?

sink_valid,
sink_sop,
sink_eop,
sink_error,
inverse,
source_ready,
sink_real,
sink_imag,
这些不应该是输入码?

小编在吗?我来虚心请教的

小编在吗?请问您的程序仿真出来结果对吗?我最近也在做IP核的例化，不知是例化的问题，还是哪里的问题，仿真出来的FFT的结果和matlab算出来的结果不一样，很想请教您一下。耐心等您的回复。

工程路径有中文名或空格

小编，请问你这个问题解决了吗?我现在也是遇到了跟你相同的问题，是不是版本破解的不全呢，如何解决呢，我使用的是cyclone iv