学习Verilog中遇到的一个问题

1. `timescale 10ns/1ns module t_test1(x_out, x_clk, x_en);   output x_out;  output x_clk;  output x_en;    reg d_out;   reg d_clk;  reg d_en;  reg[7:0] i;parameter default_clock=1;
   
2. assign x_out = d_out;assign x_clk = d_clk;assign x_en = d_en;
   
3. initial begin  d_en = 1;  d_out = 1;  d_clk = 1;  //put you code here  #5;  //write1bit(8, 1);  write1bit(10, 1);  write8bit(0, 8'b10101010);  HZstate(7);end
   
4. task write1bit(input integer clk_cycle, input integer data);  begin    if (clk_cycle == 0)      begin        d_clk = 0;        d_out = data%2;        #default_clock d_clk = 1;        #default_clock d_clk = 0;      end    else      begin        d_clk = 0;        d_out = data%2;        #clk_cycle d_clk = 1;        #clk_cycle d_clk = 0;    end    endendtask
   
5. task write8bit(input integer clk_cycle, input integer data);  begin    d_clk <= 0;    d_out <= data%2;        if(clk_cycle == 0)      begin        for(i=1;i<17;i=i+1)        begin          #default_clock;          d_out <= (data>>(i>>1))%2;          d_clk <= ！d_clk;        end      end    else          begin        for(i=1;i<17;i=i+1)        begin          #clk_cycle;          d_out <= (data>>(i>>1))%2;          d_clk <= ！d_clk;        end      end    endendtaskendmodule

你的代码直接编译有错误的啊

1. `timescale 10ns/1ns
   
2. module task01(x_out, x_clk, x_en);   
   
3.         output x_out, x_clk, x_en;  
   
4.         reg d_out, d_clk, d_en;   
   
5.         reg[7:0] i;
   
6.         parameter default_clock = 1;
   
7. 
   
8.         assign x_out = d_out;
   
9.         assign x_clk = d_clk;
   
10.         assign x_en = d_en;
    
11. 
    
12.         initial
    
13.                 begin  
    
14.                         d_en = 1;  
    
15.                         d_out = 1;  
    
16.                         d_clk = 1;  //put you code here  
    
17.                         #5;   
    
18.                         //write1bit(10, 0);  
    
19.                         write8bit(0, 8'b10101010);  
    
20.                         #5;
    
21.                 end
    
22. 
    
23.         task write1bit(input integer clk_cycle, input integer data);  
    
24.                 begin   
    
25.                         if (clk_cycle == 0)      
    
26.                                 begin        
    
27.                                         d_clk = 0;        
    
28.                                         d_out = data%2;        
    
29.                                         #default_clock d_clk = 1;        
    
30.                                         #default_clock d_clk = 0;      
    
31.                                 end   
    
32.                         else      
    
33.                                 begin        
    
34.                                         d_clk = 0;        
    
35.                                         d_out = data%2;        
    
36.                                         #clk_cycle d_clk = 1;        
    
37.                                         #clk_cycle d_clk = 0;   
    
38.                                 end   
    
39.                 end
    
40.         endtask
    
41. 
    
42.         task write8bit(input integer clk_cycle, input integer data);  
    
43.                 begin   
    
44.                         if(clk_cycle == 0)      
    
45.                                 begin        
    
46.                                         for(i = 0; i < 8; i = i+1)        
    
47.                                                 begin                                                                 
    
48.                                                         d_clk = 1'b0;
    
49.                                                         d_out = (data >> i)%2;         
    
50.                                                         #default_clock;         
    
51.                                                         d_clk = ~d_clk;        
    
52.                                                         #default_clock;         
    
53.                                                 end      
    
54.                                 end   
    
55.                         else         
    
56.                                 begin        
    
57.                                         for(i = 0; i < 8; i = i+1)        
    
58.                                                 begin         
    
59.                                                         d_clk = 1'b0;
    
60.                                                         d_out = (data >> i)%2;         
    
61.                                                         #clk_cycle;         
    
62.                                                         d_clk = ~d_clk;        
    
63.                                                         #default_clock;                                                                 
    
64.                                                 end      
    
65.                                 end   
    
66.                 end
    
67.         endtask
    
68. endmodule

我按自己的理解把你code重写了一遍  clk和data能对齐的。
btw，我也只是verilog入门而已。