DDR3的IP核中UI一侧的时序问题

请问～～～一个关于使用DDR3的IP核的问题
我花了两三天看明白tRCD、tCL之类的SDRAM时序，却发现好像这些时序是在PHY那一侧才需要考虑的问题，并且该IP核已经有自己的一套解决方案来处理这些时序。
那么也就是说，在UI端仅仅玩转读写请求/地址/数据这几个信号就可以用好DDR3了，我的理解没错吧?可是这些信号的发送和接收需要遵循的时序规则在哪里呢?仅仅靠app_wdf_rdy和app_rdy两个信号来实现信号间的握手吗?又如何确保指令和数据的不间断传输呢?比如我在输入端接一个某型号摄像头，那么在上电稳定后，数据流会不间断送入FPGA等待进入SDRAM，如何才能确保这个数据流传入SDRAM的过程是不间断的，即数据流不会溢出呢?

我在UG586中没有找到“用户侧需要注意的时序”的相关文字。我不确定在实际应用中如何做到数据流的无缝传输，即数据不溢出

UI侧的操作就那么简单，是你想的太多了，例如写数据的时候先发写命令和地址，然后发写数据，就完了。读写的时序图也有，可能这个时序图跟你想象的不一样，你视而不见而已。
我不懂你说的数据溢出是啥意思。我们一个项目用的是cameralink相机，我的做法是：在视频数据进来时先用fifo缓冲，然后再从fifo读出写入ddr，视频数据的带宽相对于ddr的带宽来说要低很多，所以控制得当不会有数据丢失。

请问小编解决了吗?我最近也在做ddr3的学习。但是UI一侧这几个信号怎么搭配不太明白，可否交流一下。