verilog.端口很多.如何定义

请教下各位老师我在写一个多路选择复用 输入有32路 每一路8位 应该如何定义呢?
我想的是 input [7:0] x_in[0:31]  语法检查出错
难道只能重复的写上32次 input[7:0] x_in_0,  x_in_1...x_in_31吗? 请问有其他方法吗?

最笨的写法，往往是最好的写法。

什么编译器?用了什么选项?给了什么错误提示?应该可以的 另外你写了33路

难不成你还想把input写成二维输入?   这些二维三维的写法只能用在定义memory上，  list出来就是了

还是奇怪 这么写 光输入就256个管脚
暂时还是直接敲吧  谢谢各位了~

用perl写个脚本自动生成verilog代码呗。
我还遇到过1个模块要例化64次，接口都不一样呢，用perl搞。手动写要死的。

貌似这个方法比较先进，能否详细解释一下呢?

一般用不着搞这么复杂的2维数组吧
你的input端口还能搞成2维的也太猛了吧
好好分析下电路吧

    老老实实写吧，你那样写是存储器的模型！

   你可以去网上查看一下generate语句的使用，这种结构对于例化多个情况超级好用，只需要一个for循环生成语句。

    请问你这个问题解决没有?

学习一下学习一下学习一下

verilog 没有这个能力吧
简单实际的方法：写一个256bit 的端口，模块内部再位选择就解决了。
简单粗暴的方法：换VHDL！虽说verilog 写着蛮爽，每次遇到这种问题就想念VHDL了。