ALTERA关于FPGA PCIE写事务

最近做一个项目，由FPGA向主控写数据。按照格式配好了TLP包头和数据，但是在进行写的时候，发现到写第二个TLP包时tx_st_ready信号拉低。如下图所示，查了许久排除了TLP包格式和EOP,SOP等时序问题。目前怀疑是我写数据的时候TLP包地址有问题导致主控那边不让我写了。这个地址是驱动人员直接给我的。我直接赋值给了TLP包的ADDRESS字段，如下。想问下这种方式对么?
       assign  Header3 = 32'h0x72380000;
       assign  Header4 = 32'b0000_0000_0000_0000_0000_0000_0000_0000;
      if(tx_st_sop)   
     begin
     tx_st_data_buf[31: 0]  <= Header3;
     tx_st_data_buf[63:32]  <= Header4;
     end

急，大侠们快进来看看

第一个TLP包尾

数据长度设的是32DW

快来人啊 ！