FPGA中有关门控时钟转换的问题

小弟在做有关FPGA中验证门控时钟的问题，使用的是QuartusII软件，在编译代码时候，选中conver clock gate选项，但是最终得到的实现，在报告Timing的时候，会有一些时序的违反。查看路径，都是因为门控单元没有转换的原因。但是在查看综合报告的时候，明确能够看到有些路径的门控时钟已经转换，因此，转换了的门控时钟路径没有违反了。没有转换的路径有违反。也就是说同样的模块，相同的语法，有些门控时钟转换了，有些没转换，这是为什么呢?请大神指导，不胜感激！