关于Verilog的问题

我想写一个模块，有三个输入，分别是Din，A，B，一个输出为Dout。当检测到A的上升沿时，不论B处于什么状态，输出Dout=Din。当检测到B的下降沿时，不论A处于什么状态，输出Dout=0。A的上升沿和B的下降沿不会同时到达。请问这个模块该怎么写?

1. always@(posedge A or negedge B) begin
   
2. if (~B)  Dout <= 0;
   
3. if (A)
   
4.   Dout <= Din;
   
5. end

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只能仿真用

内容你这需要可综合吗