verilog简单的求差模块，功能仿真总是不正确，各位指点一下。谢谢

ek2就是求yt-rt,ek1就是延迟一个周期的yt-rt，在一个周期就是ek2，我的仿真结果不对啊，是不是程序问题，谢谢
module qiucha(clk,yt,rt,ek0,ek1,ek2);
input clk;
input [7:0]yt,rt;
output[7:0] ek0,ek1,ek2;
reg [7:0] ek0,ek1;
wire [7:0] ek2;
assign ek2=yt-rt;
always@(posedge clk)
begin
   ek1<=ek2;
end
always@(posedge clk)
begin
   ek0<=ek1;
end
endmodule

有人吗，帮忙看一下，谢谢

结果是对的，只是你看的方式不一样，1-68减出来是负数，显示成有符号数可能就对了

波形上都是下降沿数据变化，似乎和代码描述不同。

   是的是的，改好了，原来减反了，尴尬了。

   修改好了，谢谢各位