异步时钟域的TIG约束问题

spartan6,ise14.2。两异步时钟域一个快时钟域，一个慢时钟域，因能保证慢时钟域采样数据是快时钟域的数据肯定保持稳定，则 HDL直接描述：
      ...
  slow_d<=fast_d;   // 注：slow_d寄存器 在慢时钟域读写，fast_d 在快时钟域写，此条语句把逻辑运算后的结果传到慢时钟域的寄存器
在UCF里加上如下约束：
NET "u1/slow_d*" TNM = "sl";
NET "u2/fast_d*" TNM = "fa";
TIMESPEC TS_fa_sl = FROM "fa" TO "sl" TIG；
此约束本意是想ise 分析时序时不用分析“ slow_d<=fast_d”路径的时序，但par时ise 居然分析了这条路径的时序并报错（不满足setup）。
请问这是啥原因，我ucf哪没写对?

要不直接写成这样
INST "u2/fast_d*" TIG;
你写的方法更接近SDC的格式，如果用 synplify的话，直接在里面约束下?
define_false_path -FROM "fa" -TO "sl"

直接 "INST "u2/fast_d*" TIG; "不行， 因为这样把快时钟域的 fast_d的路径也ignore了

INST "u1/slow_d*" TNM = "sl";
INST "u2/fast_d*" TNM = "fa";
TIMESPEC TS_fa_sl = FROM "fa" TO "sl" TIG；

都试过，加INST 和NET 是一样的，ISE都要分析这条路径

期待解答

谢谢
对，目的是的。
楼上的约束时钟方法是行的，但为啥直接约束数据寄存器不行想知道原因

进来学习。
时钟约束不就是约束时钟么?还可以约束寄存器么?

INST "/*/u1/slow_d*" TNM = "sl";
INST "/*/u2/fast_d*" TNM = "fa";
TIMESPEC TS_fa_sl = FROM "fa" TO "sl" TIG；

最近也在搞类似的问题，请教下小编。为什么要设置TIG啊，这样怎么保证慢时钟域正确可以采到快时钟域的数据呢

不知道小编有方法没有，我也碰到这个问题

很好，谢谢