请教FPGA时钟约束问题

时间：10-02 整理：3721RD 点击：

对外部输入时钟及内部产生的时钟如何做时钟周期约束呢?查了写资料可以在ucf文件中写：
NET "XC3S_CLK" TNM_NET = "sys_clk";
TIMESPEC "TS_sys_clk" = PERIOD "sys_clk" 50 ns HIGH 50%;
XC3S_CLK是外部输入的主时钟管脚，但是对于内部产生的分频时钟信号呢?

如果内部的分频信号是通过PLL分频出来的，FPGA会自动加上约束的

不是通过PLL或DCM分的，自己用用计数器分的

在FPGA上自己用计数器分频(DFF输出分频clock)的话，
我的理解，分频后跟分频前的时钟，是不属于一个clock domain的。
用BUFG推一下分频后的clock，然后跟ASIC一样，create_clock即可。
（理解有误请指正）

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